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Bus et branchements

Tech - Par iTPro - Publié le 24 juin 2010
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Le 21264 n'a pas de bus d'E/S système, mais un canal point à  point de 64 bits. Celui-ci est plus rapide que le bus du cache ; il tourne à  333 MHz. Il se connecte directement à  un chipset spécialisé Tsunami, lui-même connecté à  un ou deux bus PCI 32

Bus et branchements

bits tournant à  33 MHz et à  deux blocs de mémoire principale via une paire
de bus 256 bits, dont chacun tourne à  83 MHz. Dans un système bi-processeurs,
le chipset Tsunami se connecte à  un second processeur via un canal 64 bits indépendant,
tournant à  333 MHz. (Pour une description de l’architecture système du 21264,
voir la Figure 2).

La conception des bus de l’Alpha 21264 est identique à  celle d’AMD pour le processeur
MD-K7, qui sortira l’an prochain. AMD a conçu une nouvelle interface de CPU baptisée
Slot A qui utilisera les mêmes connecteurs physiques que la Slot 1 et la cartouche
SEC (Single Edge Contact) d’Intel Au lieu d’utiliser les protocoles de bus P6
propriétaires d’Intel, Slot A emprunte ceux du 21264. Les futurs processeurs AMD-K7
et 21264 seront équipés de cartouches du type SEC adaptées à  la conception Slot
A. Les cartes-mères AMD-K7 et 21264 diffèreront seulement par leurs BIOS.Pour
AMD, cette similitude signifie que l’interface de bus de l’AMD-K7 sera plus rapide
que celle d’Intel. Pour Digital, elle signifie que les futurs processeurs 21264
conviendront à  des cartes-mères meilleur marché et que les prix des systèmes Alpha
devraient donc baisser.

Digital devrait lancer un processeur 21264PC, comme le 21164PC, avec un prix très
attractif. Un système comprenant le 21264PC et la carte-mère Slot A pourrait ne
pas dépasser les 1 500 $.La combinaison d’un bus système à  333 MHz, d’un bus de
cache de Niveau 2 à  bande passante élevée et d’une mémoire centrale superscalaire
à  six voies fait du 21264 un produit d’avant-garde. Pour éviter les goulots d’étranglement,
Digital a mis à  jour les fonctions d’extraction et de prévision de branchement
de la CPU.

Le cache d’instructions de Niveau 1 de la puce a un dispositif d’anticipation
qui devine quel est des deux jeux de registres d’unités de nombres entiers celui
auquel la CPU accèdera ensuite. Puis un dispositif de prévision de ligne suivante
devine quelle est la ligne du cache, se trouvant dans ce jeu, à  laquelle la CPU
accèdera. (Le cache contient quatre instructions par ligne).Le 21264 utilise trois
algorithmes de prévision de branchement.

Le premier porte sur les branchements locaux, comme les boucles.

Le second conserve un enregistrement global de tous les branchements récents.

Le troisième décide s’il faut baser la prédiction finale sur celle du dispositif
de prévision local ou global.

Les dispositifs de prévision gèrent quatre tableaux historiques des branchements
précédents pour faciliter les prévisions. Ces tableaux consomment 4,6 Ko de mémoire
de puce. Le processeur stocke les adresses cibles prévues dans le cache d’instructions
; celles-ci consomment 6 Ko.

Le 21264 permet une grande marge de manoeuvre pour la prévision des branchements,
mais Digital affirme que les capacités de prévision de branchement du 21264 en
valent la peine, puisque ses échecs de prévision sont deux fois moins nombreux
que ceux du 21164, pour un taux de précision global d’environ 95 pour cent.

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