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Clusters et mémoires caches

Tech - Par iTPro - Publié le 24 juin 2010
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Les deux unités de nombres entiers de chaque cluster ne sont pas identiques. L'une a un multiplicateur et l'autre une logique spéciale pour traiter cinq nouvelles instructions pour le traitement de la vidéo animée. La nouvelle instruction la plus intéressante (une instruction PERR) remplace neuf instructions pour estimer le mouvement,

qui est un élément crucial de la compression et de la décompression
MPEG. Résultat, le 21264 traite facilement le décodage MPEG-2 et le décodage audio
AC-3 en lecture des DVD sans nécessiter de matériel spécial.Le 21264 possède deux
FPU pipelinées qui partagent les 72 registres en virgule flottante. Les FPU exécutent
jusqu’à  deux instructions par cycle d’horloge.

Un 21264 à  600 MHz peut soutenir 1,2 gigaflops, car les unités de nombres entiers
peuvent traiter deux chargements ou stockages par cycle d’horloge pour les FPU.Digital
a réorganisé la hiérarchie des caches dans le 21264. La puce est équipée d’un
cache d’instructions et d’un cache de données. Ce sont tous deux des caches de
Niveau 1 associatifs bidirectionnels de 64 Ko. Le cache de Niveau 2 est hors puce
; le 21264 y accède par un bus arrière de 128 bits.

En revanche, le 21164 est dotée de caches de Niveau 1 beaucoup plus petits (8
Ko chacun pour instructions et données) et un cache de Niveau 2 de 96 Ko intégré.
Alors que Digital déplace le cache de Niveau 2 hors puce, les fabricants comme
Intel et AMD lancent leurs premières CPU avec caches de Niveau 2 intégrés. Digital
a constaté que les grands programmes manquaient fréquemment de cache de Niveau
1 avec les 8 Ko du 21164, et que l’ancienne puce accédait par conséquent plus
qu’il ne fallait au Cache de Niveau 2. Le 21164 met six cycles d’horloge pour
accéder au cache de Niveau 2 et a besoin d’un cache externe de Niveau 3 pour atteindre
des performances élevées.Digital revient à  une approche plus conventionnelle avec
le 21264.

Les grands caches de Niveau 1 de la puce augmentent leur taux de présence. L’accès
aux caches demande deux cycles d’horloge, mais cette situation est pratiquement
inévitable, en raison de la taille importante des caches et de la grande vitesse
d’horloge. Lorsqu’elle manque de cache sur puce, la puce accède au cache de Niveau
2 via le bus arrière à  128 bits. Cet Alpha n’a pas besoin de cache de Niveau 3.
Le premier cache de Niveau 2 du 21264 utilisera des puces SRAM (Static RAM) à 
écriture différée à  200 MHz et offrira un débit de pointe de 3,2 Go par seconde
(GBps) de bande passante de bus.

Ces statistiques sont comparables au débit de pointe de 3,6 GBps de bande passante
de bus que produira le Pentium II double slots à  450 MHz, doté d’un un bus arrière
de 64 bits pour le cache de Niveau 2. Dans les systèmes Xeon à  deux slots récemment
lancés par Intel, le bus tourne à  la même vitesse que la mémoire centrale de la
CPU. Pour contrer cette avancée d’Intel, Digital passera aux puces DDR-SRAM (Dual
Data Rate SRAM), qui tournent à  166 MHz mais transfèrent les données deux fois
par cycles d’horloge pour donner un taux de données de 333 MHz et une bande de
passante de pointe de 5,3 GBps.

Finalement, le bus de cache du 21264 tournera à  250 MHz (soit en réalité 500 MHz
avec le double cadencement) pour 8 GBps de bande passante de pointe. A ces vitesses,
le cache de Niveau 2 pourra suivre la cadence infernale (même à  1 GHz) du 212645.

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